近年來，在人工智能、5G、大數(shù)據(jù)中心以及汽車等應(yīng)用快速發(fā)展的推動下，對低功耗的需求已經(jīng)擴(kuò)散到了更多的終端產(chǎn)品中。隨著芯片中晶體管的集成度越來越高，散熱也將成為一個越來越難以處理的問題，終端廠商對于低功耗的芯片有了更大的需求，所以給廣大芯片設(shè)計商提出了更大的挑戰(zhàn)，如何設(shè)計一個低功耗芯片成為了各大芯片商亟待解決的難題。

首先，在基礎(chǔ)材料的選取上，晶體管和其他器件的結(jié)構(gòu)對能源效率有很大的影響，常用的硅擁有較高的導(dǎo)熱性，此外，砷化鎵也被廣泛應(yīng)用于某些高性能產(chǎn)品領(lǐng)域。在芯片開發(fā)的早期階段，工程師通過選擇與設(shè)計目標(biāo)最匹配的晶體管來權(quán)衡功率性能區(qū)域(PPA)。FinFET是一個典型的例子。20世紀(jì)90年代，半導(dǎo)體行業(yè)面臨著25納米工藝的瓶頸。當(dāng)時市場上有很多聲音認(rèn)為摩爾定律即將結(jié)束。FinFET晶體管技術(shù)的出現(xiàn)，使得半導(dǎo)體行業(yè)突破了瓶頸，逐漸發(fā)展到目前的7納米和5納米工藝技術(shù)。

然而，我們應(yīng)該知道的是，大多數(shù)SOC設(shè)計不是在晶體管級別上進(jìn)行的，而是在寄存器傳輸級別(RTL)上進(jìn)行的，或使用通用功能的單元庫合成的更高級別代碼。這包括許多低功耗單元庫。設(shè)計師可以使用邏輯合成工具快速測試各單元庫的組合，以滿足PPA的目標(biāo)。功耗會影響芯片的電源完整性和熱特性，因此這些問題必須在物理設(shè)計階段解決，并在signoff期間確認(rèn)。

在定義微架構(gòu)的過程中，也必須考慮功耗。常見的做法是關(guān)閉當(dāng)前SoC中未激活的部分，將其置于待機(jī)狀態(tài)，或者使用動態(tài)電壓和頻率縮放(DVFS)實時控制操作。SoC架構(gòu)師必須定義供電控制結(jié)構(gòu)并提供hooks，這樣它們就可以通過運(yùn)行在終端系統(tǒng)上的軟件進(jìn)行操作。

軟件是解決方案的最后一部分。雖然電源管理要求可以在硬件層面完全滿足，但對于大多數(shù)SOC來說，大多數(shù)工作都由電源感知固件、操作系統(tǒng)(OS)和應(yīng)用程序(應(yīng)用程序)控制。例如，操作系統(tǒng)知道所有正在運(yùn)行或計劃運(yùn)行的應(yīng)用程序和任務(wù)，因此可以在不需要最高性能的情況下做出減少或停止芯片運(yùn)行的決定。在生產(chǎn)過程中測試裸芯片和芯片的應(yīng)用程序也需要注意功耗，以避免過熱。

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